本次实验,是基于FPGA的秒表设计。秒表是00:00:00计数到59:59:99,使用VHDL语言编写秒表的程序,并设计有开始/暂停以及保持/恢复的功能。本试验利用ISE进行设计输入和综合,在modelsim软件上实现了波形的仿真,将程序下载到芯片Spartan-3A and 3AN上,并在七段数码管上实现了秒表的显示,在FPGA的按键上实现对秒表的控制功能。
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View Code? Open in Web Editor NEW本次实验,是基于FPGA的秒表设计。秒表是00:00:00计数到59:59:99,使用VHDL语言编写秒表的程序,并设计有开始/暂停以及保持/恢复的功能。本试验利用ISE进行设计输入和综合,在modelsim软件上实现了波形的仿真,将程序下载到芯片Spartan-3A and 3AN上,并在七段数码管上实现了秒表的显示,在FPGA的按键上实现对秒表的控制功能。