Блок счетчика с интерфейсом AXI-4, имеющий Master и Slave порты, написанный на SystemVerilog.

• Описание
• Разработка
  • Полезные ресурсы
• Автор

Регистры:

• enable : r/w, запись в него 1 инициализирует burst на мастере (чтобы инициализировать заново нужно записать 0 потом 1)
• addr_w_0 : r/w, нижняя часть для мастера
• addr_w_1 : r/w, верхняя часть для мастера
• length : r/w, общее число байт в burst (awlen = length / awsize), (length % 64 == 0)
• incr : r/w, шаг счетчика
• status : r/o, [статус_произошла_ли_транзакция, bresp], при чтении обнуляется

• SystemVerilog
• VS Code
• Xilinx Vivado 2021.2

Статья на Хабр про AXI4 Спецификация AXI4

Github

Email