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Vamos a entrar a laburar con el xilinx. 
Tenemos que generar una memoria como la que hicimos en clase y fijarse como es 
el formato .coe para que la memoria levante las instrucciones.

Ver las cosas en común de las instrucciones y hacer un estilo de diagrama de 
Karnaugh. Para que discrimine las instrucciones TIPO I, J, R. 

Cuando una instrucción cuya salida afecta al salto (que es la siguiente 
instrucción) el salto no usa el valor actualizado por la primera instrucción. 
Sino que se queda con el valor viejo. Deberia la unidad de cortocircuito 
funcionar en este caso?

Deberíamos juntarnos para acercarnos al problema, y seguramente antes de 
empezar a leer tener algún conocimiento en Verilog, por mi parte no me acuerdo 
nada. 

Me dijeron que hay un libro que es clave para hacer el trabajo, pero está en 
ingles si quieren me comprometo a traducir un poco de eso para el viernes que 
viene tener algo como para empezar a charlar y ver como enfrentamos el problema.

Subí lo que "hicimos" durante el año (ALU, etc) en la pestaña downloads 
están. 

Comenzar con la documentación para la etapa de búsqueda. Desde downloads se 
puede descargar la imagen de la etapa y cada modulo (mux, sumador, 
fetch_stage)tienen su testbench.

Comenzar la documentación de la etapa ejecución de la instrucción.

Comenzar con la etapa decode, en un primer momento se podría comenzar por 
hacerla aparte y luego juntarla con el modulo fetch_stage. 
O instanciar el modulo fetch_stage y comenzar a trabajar con las instrucciones 
directamente. Cada uno tiene su ventajas y desventajas.

Nos juntamos todos los días a las 18 horas en principio en casa de Nicolás.

Los fin de semana es a determinar durante la semana.
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Tipo de trabajo
Todos programamos en una sola maquina. (Para aprender verilog).
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Comenzar con la codificación de la etapa de ejecución de la instrucción.

En las filminas el opcode de las instrucciones Tipo R esta en los MSB y 
nosotros los estamos colocando en los LSB. 

Es mas facil para cuando hagamos el modulo ctrl_unit pasar solamente como 
opcode 6 cables y que trabaje con eso. Ademas de simplificar un poco la etapa.

Mi objetivo es tratar de terminar el trabajo antes de Diciembre para poder 
firmar arquitectura, así que voy a ir tirando unas lineas y las voy a ir 
subiendo acá, me dijo Nico Morales que a partir del martes estaría 
disponible. 
Espero no joderles los planes, pero necesito que me den una mano porque solo no 
voy a poder hacerlo, salgo del laburo con la cabeza quemada y no puedo pensar 
mucho, así que capaz entre los 3 hacemos 2 y medio. 
Si les parece que nos juntemos capaz que en 2 fin de semanas lo terminamos. Yo 
ya estuve leyendo sobre lo que son hazard y cortocircuitos (de lo que estudie 
para la materia, no es de nerd) y creo que son fáciles de implementar. 
Otra ventaja que podemos aprovechar es que tengo a Renzo acá en el trabajo y 
nos podemos sacar cualquier duda con el siempre y cuando le elaboremos bien la 
pregunta y ademas poder ir mostrandole los avances.

Al día, el pipeline implementado (sin tener en cuenta las unidades de debug y 
comunicacion UART) tiene con las siguientes deficiencias:

1. No hay ninguna instrucción tipo j implementada (j, jal, jalr, jr).
2. No hay ningún tipo de shift implementado.
3. La única instrucción de branch implementada es la BEQ.
4. Las instrucciones de Load y Store solo son de words.
5. No hay ninguna instrucción unsigned implementada.

Deberíamos discutir cuales son las deficiencias "aceptables" y cuales 
requerirían trato para llevar a cabo los cambios y dejar el pipeline listo 
para agregar las unidades que faltan.

Modificar el parser para que:

1. Transforme las instrucciones JALR a (010111) y JR a (000111)
2. Detecte la falta del segundo argumento en la JALR y utilice en su lugar el 
registro $31 (11111).

Comenzar la documentación para la etapa decode.

Programar el "compilador" para el procesador. Python o perl. Nicolas Python, 
Martin Perl, Marcos Python.